技術・ソリューション-ASIC設計・開発
ASIC設計・開発
EmBestorの技術チームは、長年にわたるフラッシュコントローラーICの設計開発経験を積んでおり、フラッシュメモリストレージシステムおよびアプリケーションに関連する製品と技術分野に特化しています。
現在までに数十件以上のASIC ICプロジェクトを成功裏に開発しており、ASIC IC開発に必要なプロセステクノロジー、デザイン手法、パッケージ、テスト、HW/FW/SW統合に関する専門家と豊富な経験を有しています。さらに、EmBestorは引き続き研究開発にリソースを集中し、新製品の開発、新技術の研究、そして新しいアプリケーション市場の開拓に取り組んでいます。これにより、顧客に対して専用のASIC製品をカスタマイズして提供できる十分な専門知識を有しています。
一般的に、ASIC IC開発で最も重要な部分はIC設計プロセスです。設計プロセス全体は、前工程設計（ロジック設計とも呼ばれます）と後工程設計（実体設計とも呼ばれます）の二つの部分に分かれます。
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データリクエスト / テクニカルサポート前工程設計フロー（Frontend design flow）
1. 仕様の策定
顧客から提示された設計要件に基づき、チップが達成すべき具体的な機能や性能に関する要件を含めて、機能リストを完成させ、チップに適した仕様を策定します。
2. アーキテクチャ設計
顧客から提示された設計要件に基づき、チップが達成すべき具体的な機能や性能の要件を含めて、機能リストを作成し、チップに適した仕様を策定します。
3. HDLコーディング
ハードウェア記述言語（Verilog HDLまたはVHDL）を使用して、モジュール機能をコードで記述し、実際のハードウェア回路機能をHDL言語で表現します。これにより、RTL（レジスタ転送レベル）コードが形成されます。
4. シミュレーション検証
シミュレーション検証は、コーディング設計の正確性を確認する作業です。検証基準は、最初に策定された仕様です。設計が仕様に記載されたすべての要求を正確に満たしているかどうかをチェックします。仕様は設計が正しいかどうかの黄金基準であり、仕様に違反したり、仕様に合わない部分があれば、設計とコーディングを再度修正する必要があります。設計とシミュレーション検証は反復的なプロセスであり、検証結果が仕様基準に完全に一致するまで続けられます。
5. 論理合成
シミュレーション検証を通過した後、論理合成を行います。論理合成の結果は、設計で実現したHDLコードをゲートレベルネットリストに変換することです。合成には、回路の面積やタイミングなどの目標パラメータの基準を含む適切な制約条件（constraints）を設定する必要があります。論理合成は、特定のセルライブラリに基づいて行う必要があり、ライブラリによって標準セル（standard cell）の面積やタイミングパラメータは異なります。合成が完了した後、再度シミュレーション検証を行い、設計が正しく変換されていることを確認します。
6. 時間解析
静的時間解析（Static Timing Analysis, STA）も検証の範疇に含まれ、主に回路のタイミングに関する検証を行います。回路がセットアップタイム（Setup Time）およびホールドタイム（Hold Time）の違反がないかどうかをチェックし、チップの機能タイミングが設計仕様に適合していることを確認します。
7. 形式検証
これは重要な検証ステップでもあり、合成後のネットリストの機能を検証することです。通常、機能検証後のHDL設計を参考にし、合成後のネットリストの機能が等価であるかどうかを比較します。目的は、論理合成プロセス中に元のHDL記述の回路機能が変更されていないことを保証することです。
後工程設計フロー（Backend Design Flow）
1. テスト設計
テスト設計（Design for Test, DFT）の目的は、設計段階でチップの将来的なテスト可能性を考慮することです。チップ内部にテスト回路を組み込むことができ、例えば設計中にスキャンチェーンを挿入することが含まれます。
2. レイアウト計画
レイアウト計画（Floor Plan）は、チップのマクロセルモジュールを配置することで、さまざまな機能回路の配置位置を決定します。例えば、I/Oピン、IPモジュール、メモリセルなどです。レイアウト計画は、チップの最終的な面積に直接的な影響を与えます。
3. クロックツリー合成
クロックツリー合成（Clock Tree Synthesis, CTS）は、クロックの配線を行うプロセスです。クロック信号は、デジタルチップ内で各レジスタユニットに対して対称的に接続されるべきであり、これにより、同じクロック源から各レジスタに届くクロックの遅延差異を最小限に抑えることができます。
4. 配置と配線
配置と配線（Place & Route）は、通常の信号の配線を行い、基本的な論理ゲート回路など、さまざまな標準セル間の配線を含みます。
5. 寄生パラメータ抽出
導線自体に存在する抵抗や、隣接する導線間の相互誘導や結合容量などが、チップ内部で信号雑音やクロストーク、反射などの影響を引き起こすことがあります。これらの影響は、信号の整合性に問題を引き起こし、信号の電圧変動や変化を引き起こします。最悪の場合、信号の歪みやエラーが発生します。寄生パラメータを抽出して分析し、信号整合性問題を検証することは非常に重要です。
6. 実体回路レイアウト検証
完成した配線の実体回路レイアウト（Layout）に対して、機能とタイミングの検証を行います。検証項目には、LVS（Layout Vs Schematic）、DRC（Design Rule Checking）、ERC（Electrical Rule Checking）などがあります。これらの検証項目は、回路レイアウトと論理合成後のゲートレベル回路図を比較し、設計ルールチェック（配線間隔や配線幅などが製造プロセス要件を満たしているか確認）および電気ルールチェック（ショートやオープンなどの電気的ルール違反を確認）を行います。その他の後工程フローには、回路の消費電力分析や製造プロセスの進歩に伴うDFM（Design for Manufacturability）問題も含まれます。
チップ設計段階が完了した後、チップの製造が行われます。実体回路レイアウトは通常、GDSIIファイル形式でファウンドリに渡され、複雑なプロセスを通じてシリコンウェハ上に実際の集積回路が作成されます。チップが製造された後、特定のパッケージングとテスト手順を経て、最終的なチップが完成します。その後、専門的なHW/FW/SW統合設計能力を活用し、顧客に完全なASICシステムチップソリューションを提供します。